在旧金山举行的第68届年度 IEEE 国际电子设备会议。IEDM 是最先进的半导体器件技术的首屈一指的会议。括英特尔、台积电、三星、IBM、美光、欣兴、日月光、应用材料等无数企业，IMEC、CEA-Leti等研究机构，再到多所大学在内的组织都展示了半导体的前沿技术。这里的前沿不仅仅指最先进的逻辑工艺，还包括存储器、模拟、封装等诸多领域。保持对本次会议的关注很重要，因为它展示的技术将导致设备、代工厂、无晶圆厂、设备和封装等业务发生变化。 
  IEDM 上讨论的许多进步、发展和研究的简短系列的一部分，其中将涵盖高级逻辑技术和高级封装。本文将涵盖 CFET——GAA晶体管的下一个演进、顺序堆叠（Sequential Stacking）、LFET、应用材料无障碍钨金属堆叠（Barrierless Tungsten Metal Stack,）、三星混合键合逻辑 4um 和 HBM、ASE FoCoS、台积电 3nm FinFlex 和自对准触点、英特尔 EMIB 3 和 Foveros Direct、Qualcomm Samsung 5nm DTCO & Yield、IBM 垂直传输 FET (VTFET) 和 RU 互连等技术。 

  在 IEDM 2022 上，台积电谈到了 N3B 和 N3E 。在关于N3E的论文中，台积电介绍了FinFlex。这是进入 N3 节点系列的巨大设计技术协同优化 (DTCO) 的一部分。FinFlex 是一种高级形式的鳍减少（ fin depopulation）。通常，随着鳍的减少，标准单元中 NMOS 和 PMOS 鳍的数量会减少。这允许降低电池高度，从而提高密度。有了更先进的节点，每个鳍片还可以承载更多的驱动电流，允许鳍片数量减少而对性能的影响很小。 

  然而，随着单元（cell）高度的降低，互连成为一个更具限制性的因素。对于1-fin cell，几乎没有互连空间，互连几乎肯定会成为唯一的瓶颈。对于 FinFlex，使用 2-1 fin 设置，其中 1 fin cell堆叠在 2 fin cell的顶部。这有助于缓解互连瓶颈并有效地产生高度为 1.5 fins的cell。借助 N3E，台积电提供了三个库，一个用于高密度的 2-1 单元库，一个用于平衡功率和性能的 2-2 单元库，以及一个用于高性能的 3-2 单元库。 
  据台积电称，2-1 单元库（ cell library）在相同性能下功耗降低 30%，在相同功率下性能提高 11%，并且相对于其 N5 节点上的 2-fin 库面积减少 36%。2-2 单元库在 iso-performance 下功耗降低 22%，iso-power 性能提高 23%，面积减少 28%。3-2 单元库提供低 12% 的功耗 iso-performance、高 32% 的性能 iso-power 和 15% 的面积。 

  N3E 还提供 6 种阈值电压（threshold voltage ）选项，eLVT、uLVT、uL-LVT、LVT、L-LVT 和 SVT。每一种都在功率和性能方面进行了不同的权衡，并允许设计人员更精确地调整它们的功率性能特性。 比较 2-1 和 3-2 cell时，台积电显示 3-2 cell的性能高出 9%。除非设计人员绝对需要这种性能，否则性能上的提升是微乎其微的。这加强了更密集、更节能的图书馆的理由。但是，这忽略了互连密度限制。FinFlex 使设计人员能够使用密度较低的单元（例如 2-2 和 3-2 单元）实现最高密度，以最大限度地提高互连布线和性能。N3E 的金属堆叠虽然比 N3B 略微放松，但仍然非常致密。metal 0 的间距为 23nm，比 N5 减少了 18%。metal 0还提供双倍宽度，以实现更低的电阻和更高的性能。 

 台积电在铜互连中加入了创新的liner，以降低较低金属层的电阻。我们相信这种liner是钌，英特尔也在其 10nm 节点中用作liner。接触电阻降低了 20-30%，通孔电阻降低了 60%。台积电还提到，在 N3B 上需要使用 EUV 进行双图案化的三个关键层已被在 N3E 上使用 EUV 进行单图案化所取代。这降低了复杂性、成本并缩短了周期时间。 
N3E 在今年晚些时候进入大批量生产时，将成为生产中最先进的节点。台积电将继续在逻辑前沿占据主导地位。像 FinFlex 这样的创新表明台积电正在锐意进取。 

  自从台积电在 N16 上过渡到 FinFET 以来，鳍的轮廓对于提高性能和降低功耗至关重要。尽管台积电能够将栅极长度从 N7 上的 16-23nm 减少到 N3B 上的 12-14nm，但台积电也提到栅极长度缩放已达到极限。即使采用鳍片优化，台积电也无法进一步降低这一点。这进一步强调了设计技术协同优化 (DTCO) 对于进一步扩展到未来的重要性。此外，有人提到 FinFET 晶体管架构已达到极限，必须转向纳米片晶体管架构。 通过 N3B，台积电还实施了自对准触点 (SAC：Self-Aligned Contacts)。这非常有趣，因为英特尔从 22nm 开始就开始实施 SAC。同时，台积电第一个采用该技术的节点是N3B。此外，他们还删除了 N3E 中的 SAC。 由于接触多晶硅间距和栅极长度之间的比例差异，接触的着陆面积已显着缩小。更严格的对齐公差和由多个掩模引起的重叠问题加剧了这种情况。 

  SAC 使触点甚至可以落在栅极顶部而不会使晶体管短路。虽然这增加了工艺复杂性并因此增加了成本，但它提高了良率。不幸的是，随着gate-SD接触电容显着增加，它也会影响性能。台积电在 N3B 上的方案允许栅极接触结处的泄漏保持恒定，即使在更宽的栅极长度和工艺变化（其中接触和栅极与栅极的不同部分对齐）也是如此。SAC 还将接触电阻降低了 45%，将变化降低了 50%。这允许更好的静电和性能，以及更高的制造产量。 

  随着栅极和接触之间的间隙不断减小以及由于 FinFET 结构，台积电面临着增加栅极接触结处电容的问题。虽然较厚的垫片可以缓解这个问题，但这会带来其他问题，例如更高的接触电阻。不可避免地，台积电希望降低介电常数并使用低 k 材料。尽管空气的 k=1 很有前途，但台积电的 TCAD 模拟表明，与切换到 k<4.0 的电介质相比，它的影响更小。这将最大电压提高了 200mV 以上，并将结点处的电容降低了 2.5%。这些只是优化新工艺技术时可能被忽视的一些次要细节。台积电还在其 N3B 节点上展示了测试芯片的 shmoo 图，其中显示 CPU 核心在 1.2V 时达到 3.5 GHz，GPU 核心在 1.2V 时达到 1.7 GHz。他们还展示了芯片中 SRAM 的 shmoo 图，该芯片在低至 0.5V 时仍能正常工作。 

  除了台积电，三星都带来了当下先进的解决方案。在先进封装方面，台积电、英特尔和三星在 IEDM 上提供了他们先进封装技术的更新。随着前沿节点的成本进一步增加，先进封装只会变得越来越重要。 一、TSMC使用有机中介层 (CoWoS-R) 的异构和小芯片集成 台积电对 CoWoS-R 进行了一些小更新。尽管这主要是对现有信息的重申，但台积电表示他们可以采用 2μm/2μm 或 1μm/1μm 的 L/S 进行封装。他们还展示了它被用于将 HBM3 链接到小芯片。 

面向小芯片和异构集成的 ASE 先进封装技术平台 近年来，日月光一直在改进其封装选择组合，以保持与台积电和其他公司的竞争力。在 IEDM 上，他们提供了许多封装选项的摘要。Fanout Chip on Substrate (FOCoS) 有多种形式，例如 FOCoS-Chip First (FOCoS-CF) 和 FOCoS-Chip Last (FOCoS-CL)。这些之间的区别类似于台积电对CoWoS 和 InFO的区分。 FOCoS-CF 支持 4 个重分布层 (RDL)，线距/间距为 2/2μm。他们展示了一个test vehicle，在 47.5x47.5mm 2封装上有两个 30x28mm 2芯片。FOCoS-CL 具有 4 层具有相同线/间距的 RDL。它具有 55μm 的微凸点间距，类似于英特尔 Sapphire Rapids 中 EMIB 的间距。所示的测试车辆有一个尺寸为 30x28mm 2的 ASIC 裸片，以及在 47.5x47.5mm 2封装上的两个 HBM 堆栈。 

  ASE 还展示了 FOCoS-Bridge (FOCoS-B)。这涉及使用嵌入式硅桥，线/间距小至 <0.8/0.8μm。他们的网站声明它下降到 0.6/0.6μm。我们认为 FoCoS-B 是 SPIL 在被 ASE 收购之前开发的 FOEB 的重命名版本。他们的测试车辆展示了具有 0.8/0.8μm 线/间距的 FoCoS-B。它有 2 个 ASIC 芯片和 8 个 HBM2e 堆栈。 

文章来源于半导体行业观察